Alliance Memory SDRAM 256 MB 16M x 16 Bit Oberfläche 16 Bits/Wort 16 bit 5 ns TFBGA 54-Pin
- RS Best.-Nr.:
- 230-8412
- Distrelec-Artikelnummer:
- 304-31-274
- Herst. Teile-Nr.:
- AS4C16M16SA-6BIN
- Hersteller:
- Alliance Memory
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- 304-31-274
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- Alliance Memory
Technische Daten des gezeigten Artikels
Datenblätter und Anleitungen
Rechtliche Anforderungen
Informationen zur Produktgruppe
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Alle auswählen | Eigenschaft | Wert |
|---|---|---|
| Marke | Alliance Memory | |
| Produkt Typ | SDRAM | |
| Speicher Größe | 256MB | |
| Organisation | 16M x 16 Bit | |
| Datenbus-Breite | 16bit | |
| Adressbusbreite | 13bit | |
| Taktfrequenz max. | 166MHz | |
| Anzahl der Bits pro Wort | 16 | |
| Zugriffszeit max. | 5ns | |
| Anzahl der Wörter | 4M | |
| Montageart | Oberfläche | |
| Gehäusegröße | TFBGA | |
| Pinanzahl | 54 | |
| Betriebstemperatur min. | -40°C | |
| Maximale Betriebstemperatur | 85°C | |
| Serie | AS4C16M16SA-C&I | |
| Normen/Zulassungen | No | |
| Breite | 8.1 mm | |
| Länge | 8mm | |
| Höhe | 1.2mm | |
| Versorgungsstrom | 60mA | |
| Minimale Versorgungsspannung | 3V | |
| Maximale Versorgungsspannung | 3.6V | |
| Automobilstandard | Nein | |
| Alle auswählen | ||
|---|---|---|
Marke Alliance Memory | ||
Produkt Typ SDRAM | ||
Speicher Größe 256MB | ||
Organisation 16M x 16 Bit | ||
Datenbus-Breite 16bit | ||
Adressbusbreite 13bit | ||
Taktfrequenz max. 166MHz | ||
Anzahl der Bits pro Wort 16 | ||
Zugriffszeit max. 5ns | ||
Anzahl der Wörter 4M | ||
Montageart Oberfläche | ||
Gehäusegröße TFBGA | ||
Pinanzahl 54 | ||
Betriebstemperatur min. -40°C | ||
Maximale Betriebstemperatur 85°C | ||
Serie AS4C16M16SA-C&I | ||
Normen/Zulassungen No | ||
Breite 8.1 mm | ||
Länge 8mm | ||
Höhe 1.2mm | ||
Versorgungsstrom 60mA | ||
Minimale Versorgungsspannung 3V | ||
Maximale Versorgungsspannung 3.6V | ||
Automobilstandard Nein | ||
Der Alliance Memory 256 Mb SDRAM ist ein synchroner Hochgeschwindigkeits-CMOS-DRAM mit 256 Mbit/s. Er ist intern als 4 Bänke mit 4M Word x 16 DRAM mit synchroner Schnittstelle konfiguriert (alle Signale werden an der positiven Flanke des Taktsignals CLK registriert). Lese- und Schreibzugriffe auf den SDRAM sind Burst-orientiert; Die Zugriffe beginnen an einem ausgewählten Ort und fahren für eine programmierte Anzahl von Orten in einer programmierten Reihenfolge fort. Die Zugriffe beginnen mit der Registrierung eines Bank Active-Befehls, dem dann ein Lese- oder Schreibbefehl folgt.
Schnelle Zugriffszeit von der Uhr: 5/5,4 ns
Schnelle Taktrate: 166/143 MHz
Vollständig synchroner Betrieb
Interne verrohrungsbeschlungener Architektur
4 M Wort x 16-Bit x 4-Bank
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