Alliance Memory SDRAM 2 GB 128M x 16 Oberfläche 16 Bits/Wort 16 bit 12.5 ns FBGA 84-Pin
- RS Best.-Nr.:
- 230-8410
- Distrelec-Artikelnummer:
- 301-51-367
- Herst. Teile-Nr.:
- AS4C128M16D2A-25BCN
- Hersteller:
- Alliance Memory
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Technische Daten des gezeigten Artikels
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Informationen zur Produktgruppe
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Alle auswählen | Eigenschaft | Wert |
|---|---|---|
| Marke | Alliance Memory | |
| Produkt Typ | SDRAM | |
| Speicher Größe | 2GB | |
| Organisation | 128M x 16 | |
| Datenbus-Breite | 16bit | |
| Adressbusbreite | 13bit | |
| Anzahl der Bits pro Wort | 16 | |
| Taktfrequenz max. | 400MHz | |
| Zugriffszeit max. | 12.5ns | |
| Montageart | Oberfläche | |
| Gehäusegröße | FBGA | |
| Betriebstemperatur min. | 0°C | |
| Pinanzahl | 84 | |
| Maximale Betriebstemperatur | 85°C | |
| Höhe | 1.2mm | |
| Länge | 8.1mm | |
| Serie | AS4C128M16D2A | |
| Normen/Zulassungen | RoHS | |
| Breite | 12.5 mm | |
| Automobilstandard | Nein | |
| Minimale Versorgungsspannung | 1.7V | |
| Maximale Versorgungsspannung | 1.9V | |
| Alle auswählen | ||
|---|---|---|
Marke Alliance Memory | ||
Produkt Typ SDRAM | ||
Speicher Größe 2GB | ||
Organisation 128M x 16 | ||
Datenbus-Breite 16bit | ||
Adressbusbreite 13bit | ||
Anzahl der Bits pro Wort 16 | ||
Taktfrequenz max. 400MHz | ||
Zugriffszeit max. 12.5ns | ||
Montageart Oberfläche | ||
Gehäusegröße FBGA | ||
Betriebstemperatur min. 0°C | ||
Pinanzahl 84 | ||
Maximale Betriebstemperatur 85°C | ||
Höhe 1.2mm | ||
Länge 8.1mm | ||
Serie AS4C128M16D2A | ||
Normen/Zulassungen RoHS | ||
Breite 12.5 mm | ||
Automobilstandard Nein | ||
Minimale Versorgungsspannung 1.7V | ||
Maximale Versorgungsspannung 1.9V | ||
Der Alliance Memory 2 Gb DDR2 ist ein Hochgeschwindigkeits-CMOS-Doppeldatenspeicher (DDR2) mit synchronem dynamischem Random Access Memory (SDRAM), der 2048 Mbit in einem 16-Bit breiten Daten-E/As enthält. Er ist intern als 8-Bank-DRAM, 8 Bänke x 16-MB-Adressen x 16 E/As konfiguriert. Das Gerät wurde entwickelt, um DDR2-DRAM-Schlüsselfunktionen wie die gebuchte CAS-Nr. mit additiver Latenz, Schreiblatenz = Leselatenz -1, Off-Chip-Treiberimpedanzanpassung (OCD) und On Die Termination (ODT) zu erfüllen.
8 interne Banken für gleichzeitigen Betrieb
4-Bit-Prefetch-Architektur
Interne Pipeline-Architektur
Vorladung und aktive Abschaltung
Programmierbare Modus- und erweiterte Modusregister
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