Netzteil: VDD, VDDQ = 1,8 V ± 0,1 V Doppelte Datenraten-Architektur: zwei Datenübertragungen pro Taktzyklus CAS-Latenz: 3, 4, 5, 6 und 7 Burst-Länge: 4 und 8 Bidirektionale, differenzielle Datenströme (DQS und DQS) werden mit Daten übertragen/empfangen Flanken-ausgerichtet beim Lesen von Daten und Mitte-ausgerichtet beim Schreiben von Daten DLL richtet DQ- und DQS-Übergänge auf den Takt aus Differenzielle Takteingänge (CLK und CLK) Datenmasken (DM) für das Schreiben von Daten Befehle, die an jeder positiven CLK-Kante, an Daten- und Datenmaske eingegeben werden, beziehen sich auf beide Kanten von DQS Gebuchte CAS-programmierbare additive Latenz unterstützt, um die Effizienz von Befehlen und Datenbus zu steigern Leselatenz = Additive Latenz plus CAS-Latenz (RL = AL + CL) Off-Chip-Impedanzeinstellung des Treibers (OCD) und On-Die-Abschluss (ODT) für bessere Signalqualität Auto-Precharge-Betrieb zum Lesen und Schreiben von Bursts Auto-Refresh- und Self-Refresh-Modi Precharged Abschaltung und aktive Abschaltung Datenmaske schreiben Schreiblatenz = Leselatenz - 1 (WL = RL - 1) Schnittstelle: SSTL_18 Verpackt in WBGA 60-Kugel (8 x 12,5 mm2), mit bleifreien Materialien.